【ホワイトペーパー】半導体ICテストの基礎・品質を解説

ロチェスターエレクトロニクスのホワイトペーパー テストの品質 半導体ICテストの基礎を解説 テストの品質の重要性を理解し、 適切なテストサービスや設備の選択にお役立てください ロチェスターエレクトロニクス LLC • グローバル本社 • 16 Malcolm Hoyt Drive • Ne wburyport, MA 01950 USA 978.462.9332 / www.rocelec.com

今日の半導体デバイスのバイヤー、マネージャー、および調達代理店は、電子部品の電気/パラメータテ ストに関して、いくつかの主要な技術的およびビジネス上の問題に取り組まなければなりません。半導 体デバイスのテストは、半導体デバイスそのものと同じくらい古いプロセスですが、経験の浅いエンジ ニアが理解できることはほとんどありません。これらの IC の調達に関与するバイヤーやマネージャーは、 テストが調達のために必要なプロセスステップであると理解していますが、特定の要件やテストの価値 を理解していないことがしばしばあります。これらのテスト要件またはテストの価値を理解していなけ れば、特定の製品、技術、または市場セグメントに適したテスト方法を選択することは不可能です。さ らに、テストサービスの有効性を比較することは非常に難しく、一部の要素のテストが不適切なレベル になる可能性があります。半導体デバイスの要素テスト要件を一致させ、それらのデバイスに適切なテ スト方法を実装するには、経験豊富な要素テストエンジニアの熟練した知力が必要です。ロチェスター エレクトロニクスエンジニアリングによるテスト哲学は、マサチューセッツ州ニューベリーポートにあ るロチェスターの企業試験施設で製造されテストされたすべてのデバイスに対して適切なテスト技術と 方法が適切に選択されていることを保証します。 半導体製造の品質水準は過去 10 年間で概ね改善されてきましたが、業界全体の進化により、半導体デバ イスを完全かつ正確にテストする必要性が高まっています。実際、半導体がますます複雑になり、密度 が拡大しトポロジーが縮小するにつれて、 残留欠陥率を減少させるために包括的なテスト要件が高まっ ています。1980 年代と 1990 年代に作成されたテストプログラムは、2000 年代に作成されたものよりも はるかに単純であり、2000 年代ベースのプログラムは現代のテストプログラムよりもはるかに開発が難 しいものでした。現代のテストプログラムには、数百万のテストベクタ、BIST (Built-In-Self-Test) 機能、 レーザやヒューズトリミング回路、製品グレーディング、テストモード回路と機能などが含まれていま す。これらの複雑さなどは、開発者が低品質のテストプログラムを作成してしまう主要な要因となる可 能性があります。これらの開発者は通常、独自のテスト計画とテストカバレッジを作成する際に「自己 調整型」で自律的であり、品質向上に挑戦することはほとんどなく、監査されることもほとんどありま せん。 この問題をさらに悪化させることに、多くの OEM や製造メーカーはコスト削減という圧力に絶えずさら されており、このコスト削減の目標を達成するためにテストコストを削減することがよくあります。テ ストのコスト削減の方法の大部分は、テスト中に適用されるデータパターンの量を減らしたり、特定の パターンを完全になくしたりすることで、問題のデバイスを検出する方法として、サンプルテストのみ に依存します。テストコストを削減することは、しばしば「テスト最適化」と呼ばれ、決定された最悪 ケース条件のみが共通パラメータについて測定される「ワーストケース」テストも含まれます。これら のコスト削減方法は、IC デバイスの品質レベルに悪影響を及ぼすことがあり、もはや典型的でない動作 パラメーター（依然としてデータブック仕様には存在するが）を示すので、平均より高い確率で欠陥の あるロットである「マーベリック」ロットの出荷につながる可能性があります。マーベリックロットは、 製造プロセスで「見落とす」ことが多く、正常なベルカーブ外で動作するデバイス条件を持ち、システ ム内の故障の可能性がより高くなり、システムが不安定になる可能性があります。これは、安価な個人 電卓内の IC チップに関連するので、許容可能なリスク/報酬である可能性がありますが、高い信頼性およ びミッションクリティカルな応用においては受け入れられません。 © Rochester Electronics LLC 2

この最適化は、特定の製品ファミリーでよく知られている履歴と支持統計および分析データについて許 容されますが、派生製品や他の「アップスクリーニング」パラメータ/条件に適用する場合、許容されま せん。言い換えれば、工業用または軍事用にスクリーニングするのに利用される場合、商用デバイス用 に最適化されたテストプログラムは、非常に低いテスト品質を有する可能性があります。これは、今日 多くのミッションクリティカルな軍事的応用で使用されている COTS )commercial-off-the-shelf) のアッ プスクリーニングにおて頻繁に発生します。 この文書の目的は、テストの品質に全体的な焦点を当て、半導体 IC テストの基本的要素を理解すること です。このテストの品質は、テストプロセスの有効性の中心であり、すべてのテストが同じではありま せん。これらの原則を認識することで、要素調達およびテストサービス担当者が、デバイスの要件に合 致する適切なテストサービスや設備を選択できるようになります。多くの市場セグメントには特定のテ スト要件（商用、自動車、航空宇宙、軍事など）があり、多くの技術にはこれらの原則に精通していな いテストスイートを混乱させる欠陥分類があります。 この問題の解決策は、経験豊富な人がこれらのテスト決定を下すことです。これは、ロチェスターのエ ンジニアリング駆動テストアプローチの背景にある考え方です。このアプローチの最も明白な利点は、 テストエンジニアがテストソースに精通し、テストする要素の機能と動作、要素の製造技術、テスト方 法を完全に理解し、異なる市場セグメントに精通し、デバイスの適用可能な欠陥部類と欠陥モードを認 識していることです。このプロセスにより、ロチェスターエレクトロニクスでテストされた全ての IC コ ンポーネントに対して、常に適切なテストカバレッジが達成されます。 「IC コンポーネントテストとは何か？」 要素テストのプロセスとは、不良 IC コンポーネントと優良デバイスとして顧客に出荷される同じ要素と の間にあるすべてのものです。この状況において、このデバイステストの価値はむしろ明らかです。テ ストプロセスは無形のプロセスでもあり、誤った解釈や誤った表現が可能になってしまいます。テスト は本質的に分析的であり、テストされる要素を変更や交換はしません。要素テストプロセスの有効性に 関する別の見解は次のとおりです： 「低品質のテストプログラムは、デバイスが通過するための唯一の条件を見つけようとしますが、高品 質のテストプログラムは、デバイスが失敗する理由を探します。」 「テストプログラムとは何か？」 テストプログラムは、要素テストプラットフォーム上で計測器およびリソースを操作し、テスト条件 （刺激）を適用し、デバイスからの応答を測定するプログラムコードの集合です。これらの応答は、デ バイスがテストに「合格」したかどうかを判断するための基準や他の条件と比較されます。デバイスフ ァミリにかかわらず、すべてのテストプログラムには 3 つの基本的なセクションがあります；機能テス ト、パラメトリックテスト、および動的タイミングテスト。 典型的なテストプログラム 機能テスト パラメトリックテスト 動的/タイミングテスト （フォールトカバレッジ） + （I / O 静特性） + （I / O 速度特性） © Rochester Electronics LLC 3

機能テスト： これは、要素の適切な機能を保証するテストプログラムの一部です。デバイスは機能し、意図したとお りに作動するか？これは、理解するのが最も難しく、簡単に誤解を招いてしまう可能性があります。デ バイスの機能はデバイスの主要入力と出力でのみ測定されますが、すべての内部回路の検証を含む必要 があります。適切な量の機能テストを決定するには通常、要素の製品分類を知る必要があり、ある一定 レベルのフォールトモデリングとフォールト検出が必要です。テストされている要素タイプによって、 多くの異なるフォールトモデルタイプがあります。論理回路において、「縮退故障」モデルは、ほとん どの故障解析ツールで使用される主要モデルですが、これは存在する可能性のあるすべての故障タイプ を包含するものではありません。 パラメトリックテスト： テストプログラムのこの部分は、回路内で見られるデバイスの特性を保証します。出力電圧と電流、リ ーク電流、供給電流、および入力スレッショルド電圧は、いくつかの典型的なパラメトリックパラメー タです。これらは要素の周辺条件であり、要素が回路内でどのように動作するかに不可欠です。 ダイナミック/タイミングテスト： プログラムのこの部分は、デバイスのスイッチング速度を保証します。この機能はデバイスが何をする かを定義し、ダイナミックテストとタイミングテストがはどのくらいの速度でそれを実行するかを定義 します。これは、ほとんどのデバイスの重要な部分であり、特定のデバイスタイプ（つまりメモリ）で は、これが支配的なフォルトクラスになる可能性があります。 「テストの品質とは何か？」＆ 「不良デバイスとは何か？」 テストの質は、全体的な要素からの欠陥を含むかもしれないデバイスを除去するテストプロセスの能力 です。同様に、不良デバイスは、デバイスに予想と異なる動作をさせる欠陥状態を含むデバイスです。 高いレベルにおいて、これらは単純な定義であり、容易に理解される概念です。しかし、単純さはそこ で終わります。欠陥条件を理解し、テストカバレッジの適切な量を決定することは、多くの欠陥クラス が存在しすべての欠陥を論理的に検出できるわけではないため、受け入れることははるかに難しい概念 です。場合によっては、特定の技術（すなわち CMOS デバイスの IDDQ テスト）に特有の欠陥クラスが 存在し、多くの場合、製品分類（すなわち、PLD のヒューズ欠陥）にのみ存在する欠陥クラスが存在し ます。 「欠陥とは何か？」 欠陥とは、デバイスに予想外の動作をさせるものが存在する状態です。論的欠陥とは、欠陥の即時の影 響を論理的に抽象化したものです。これは、デバイスの観測可能な主要出力における正常回路の動作と 不良回路の動作の違いです。欠陥は、デバイスに刺激を加えられ、期待される結果が観察される場合に のみ識別され、欠陥が識別され、期待される状態が失敗した場合にデバイスが拒絶されることを示しま す。欠陥は、論理モデル内の観察可能な論理エラーがデバイスの主要出力に伝播できる場合にのみ検出 されます。正常回路からのこの観測可能で明確に異なる値が出力ピンに与えられると、欠陥はそのとき だけ「検出可能」とみなされます。検出不可能な欠陥は回路内にまだ存在する可能性がありますが、主 要出力でエラーが発生する可能性のあるベクトルシーケンス（入力刺激）が存在しないため、ターゲッ ト位置のリストから削除されるため、検出可能な欠陥のみ欠陥モデルの検出の対象となります。 © Rochester Electronics LLC 4

「欠陥モデルとは何か？」 欠陥モデル（しばしば欠陥ユニバースと呼ばれる）は、欠陥シミュレータによる検出の対象となる欠陥 のリストです。欠陥シミュレータは、入力刺激（テストベクトル）に応答して正常回路の動作をシミュ レートできるソフトウェアツールです。このシミュレータはまた、論理回路の挙動に対する故障状態の 影響をシミュレートする必要があります。 モデルから、これらの欠陥を識別できるテストベクトルが作成されます。シミュレータは、欠陥のリス トを 1 つずつ移動し、正常動作から不良動作を識別できるテストシーケンスを生成し始めます。論理回 路内では、これらの故障は異なるクラスに分かれています。 デバイスの周辺に存在し、入力ピンと出力ピンに直接接続する欠陥をピンフォルトと呼びます。ゲート レベルプリミティブの観点から表現された、構造論理モデルの入出力位置に存在する欠陥は、論理欠陥 と呼ばれます。他の論理欠陥につながる共通ノード上の論理欠陥は、ファンアウト欠陥と呼ばれます。 これらの欠陥の原因は、ファンインとファンアウトの分岐、論理ゲート間の「有線接続」で確認されま す。 これらは、欠陥モデルで使用される欠陥分類のほんのいくつかの例です。ここでのポイントは、多くの 欠陥分類が存在することと、すべてのタイプのデバイスや技術に適しているわけではないことを知るこ とです。あらゆるデバイスに最適なモデルを正確に把握するには、デバイスの知識、製造技術、および 目的とするエンドユーザアプリケーションの信頼性レベルが必要です。 「フォールトカバレッジとは何か？」 （カバレッジ  モデリング以上のもの） フォールトカバレッジは、しばしば誤って表示されるか、良くても目指す目標よって混乱させられます。 報告されたフォールトカバレッジとトータルフォールカバレッジも通常 2 つの異なる数字です。フォー ルトカバレッジは、検出の対象となる欠陥の数と検出された欠陥の数の比率です。この数は、検出され た欠陥の影響を受けるだけでなく、対象となる欠陥の影響を受けるため、フォールトカバレッジは非常 に誤解を招く可能性があります。目標を小さくすることによって、人為的に高いフォールトカバレッジ を報告することができます。これは、フォールトカバレッジとなぜ欠陥ベクトルセットの検出のために 選択された欠陥モデルを理解するための重要なポイントです。 フォールトカバレッジ = 検出された欠陥 ÷目標とされた欠陥 フォールトカバレッジの合計 = 検出された欠陥 ÷ 全ての欠陥 例: 理論上のデバイスの場合、縮退故障モデルは 100 の可能なピン故障を識別します。同じデバイスの場 合、縮退論理モデルは 1000 の縮退故障を識別します。2 つのフォルトモデルがシミュレートされ、ピン フォールモデルは 95% のカバレッジを生成し、論理縮退モデルは 90% のフォルトカバレッジを生成し ます。どちらがより優れたフォールトカバレッジであり、より高い質のテストを生成するでしょうか？ © Rochester Electronics LLC 5

判定してみましょう。ピンフォールト法は、95% のカバレッジの達成或いは 95 個のフォルト合計 (95/100) の検出をしました。縮退故障法は、90% のカバレッジの達成或いは 900 の故障 (900/1000) の 検出をしました。縮退論理故障法は、明らかにより多くの欠陥についてテストしますが、より小さなフ ォールトカバレッジを生成します。理論的に検出可能な総故障数が 1000 論理縮退故障であった場合、 ピンモデルのみの総欠陥カバレッジは 9.5%（合計 1000 のうち 95 の検出された欠陥）です。この例で は、元の 95% のフォールトカバレッジが報告された 90%の欠陥カバレッジよりもほぼ 1 桁小さくなり ます。これは、フォールトカバレッジが誤解を招く可能性があり、ターゲットモデルを理解することが 重要である理由の 1 つです。 段階的なカバレッジ ピン縮退モデル：検出された 95 の欠陥 ÷ 100 のターゲット欠陥= 95%のフォールトカバレッジ 論理縮退モデル：検出された 900 の欠陥 ÷ 1000 のターゲット欠陥= 90%のフォールトカバレッジ 実際の合計カバレッジはどのくらいか？ ピン縮退モデル：検出された 95 の欠陥 ÷ 1000 のターゲット欠陥= 9.5%のフォールトカバレッジ 論理縮退モデル：検出された 900 の欠陥 ÷ 1000 のターゲット欠陥= 90%のフォールトカバレッジ 「残存欠陥とは何か？」 残存欠陥は、テストプロセスが完了した後、テストされた良品に存在する潜在的な欠陥状態です。これ らは「テストエスケープ」ではなく、潜在的な欠陥の欠陥ターゲットが存在しなかったためにテストさ れなかった潜在的な欠陥状態です。残存故障および残存不良率は、要素の欠陥、PCB 基板の故障、およ びシステムレベルの欠陥の可能性を予測できるため、統計的に重要になります。材料のテスト済みロッ トの残存欠陥率は、フォールトカバレッジおよびテスト時の製品歩留まりから決定することができます。 残存欠陥率 (DPM において) = (1 – Y(1-T)) ● 106 場所：T は端数フォールトカバレッジの合計 Y は端数テストの歩留まり 重要：端数フォールトカバレッジは、選択した欠陥モデルではなく、理論的に検出可能な欠陥総数に対 して検出された欠陥の割合でなければなりません。 © Rochester Electronics LLC 6

要素残存欠陥率（DPM) テスト歩 テストフォールトカバレッジ（理論上の検出可能欠陥の%） 留まり 10% 20% 30% 40% 50% 60% 70% 80% 90% 95% 99% 100% 99.9% 900 800 700 600 500 400 300 200 100 50 10 0 99.5% 4501 4002 3503 3003 2503 2003 1503 1002 501 251 50 0 99% 9005 8008 7011 6012 5013 4012 3011 2008 1005 502 100 0 98% 18018 16032 14042 12048 10051 8049 6042 4032 2018 1010 202 0 97% 27041 24073 21096 18110 15114 12110 9096 6073 3041 1522 305 0 96% 36073 32130 28171 24196 20204 16196 12172 8131 4074 2039 408 0 95% 45115 40204 35268 30307 25321 20308 15270 10206 5116 2561 513 0 94% 54166 48295 42388 36445 30464 24446 18391 12299 6168 3089 619 0 93% 63226 56403 49531 42608 35635 28611 21536 14409 7231 3622 725 0 92% 72297 64529 56696 48798 40834 32803 24704 16538 8303 4160 833 0 91% 81377 72673 63885 55015 46061 37022 27897 18685 9387 4704 943 0 90% 90467 80834 71098 61260 51317 41268 31114 20852 10481 5254 1053 0 図１：デバイスにおける 100 万あたりの要素残存欠陥率 「フォールトカバレッジと残存欠陥率はシステムのテスト容易性にどのように影響するか？」 ポストボード組立テストとシステムテスト歩留まりへの影響は、要素の残存欠陥率が分かっているとき に決定することができます。これは単純な独立事象確率です。この結果を使用して、組み立てられた PCB が修理されずに動作する確率（機械的 PCB やはんだ付け欠陥を考慮しない）を決定することがで き、それはい以下によって与えられます： P = (1-D)N 場所：D は部分残存欠陥率（上から） N はボード上の要素の数です。 © Rochester Electronics LLC 7

組み立てられた PCB の確率（%） 要素数 100 500 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 (%) 0.01 0.05 0.10 0.20 0.30 0.40 0.50 0.60 0.70 0.80 0.90 1.0 1 99.99 99.95 99.90 99.80 99.70 99.60 99.50 99.40 99.30 99.20 99.10 99.00 2 99.98 99.90 99.80 99.60 99.40 99.20 99.00 98.80 98.60 98.41 98.21 98.01 20 99.80 98.00 98.02 96.08 94.17 92.30 90.46 88.66 86.89 85.16 83.46 81.79 30 99.70 98.51 97.04 94.17 91.38 88.67 86.04 83.48 81.00 78.59 76.24 73.97 40 99.60 98.02 96.08 92.30 88.68 85.19 81.83 78.61 75.50 72.52 69.65 66.90 50 99.50 97.53 95.12 90.47 86.05 81.84 77.83 74.01 70.38 66.92 63.63 60.50 60 99.40 97.04 94.17 88.68 83.50 78.62 74.03 69.69 65.61 61.76 58.13 54.72 70 99.30 96.56 93.24 86.92 81.03 75.54 70.41 65.62 61.16 56.99 53.11 49.48 80 99.20 96.08 92.31 85.20 78.63 72.57 66.96 61.79 57.01 52.59 48.52 44.75 90 99.10 95.60 91.39 83.51 76.31 69.72 63.69 58.18 53.14 48.53 44.32 40.47 100 99.00 95.12 90.48 81.86 74.05 66.98 60.58 54.78 49.54 44.79 40.49 36.60 110 98.91 94.65 89.58 80.23 71.86 64.35 57.62 51.58 46.18 41.33 36.99 33.10 120 98.81 94.18 89.69 78.64 69.73 61.82 54.80 48.57 43.04 38.14 33.79 29.94 130 98.71 93.71 87.80 77.09 67.67 59.39 52.12 45.73 40.12 35.20 30.87 27.08 140 98.61 93.24 86.93 75.56 65.66 57.06 49.57 43.06 37.40 32.48 28.20 24.49 150 98.51 92.77 86.06 74.06 63.72 54.82 47.15 40.55 34.86 29.97 25.77 22.15 160 98.41 92.31 85.21 72.59 61.83 52.66 44.84 38.18 32.50 27.66 23.54 20.03 170 98.31 91.85 84.36 71.15 60.00 50.59 42.65 35.95 30.30 25.53 21.50 18.11 180 98.22 91.39 83.52 69.74 58.23 48.60 40.57 33.85 28.24 23.56 19.65 16.38 190 98.12 90.94 82.69 68.36 56.50 46.70 38.58 31.87 26.32 21.74 17.95 14.81 200 98.02 90.48 81.86 67.01 54.83 44.86 36.70 30.01 24.54 20.06 16.40 13.40 図 2：残存欠陥率と要素数に基づいて組み立てられた PCB の確率(%) 「典型的な欠陥モデル」 前述したように、さまざまな種類のテクノロジーやデバイスファミリーには多くのクラスの欠陥モデル が存在し、多くの場合、実装しようとすると時間とコストが大幅に増大します。適切な選択のためには、 これらのモデル、技術、ターゲットマーケット、要素ファミリーを理解することが不可欠です。 メモリデバイス： メモリデバイスはいくつかの理由において特有です。これらの可変内容の固定機能デバイスは、直接内 容のアドレス指定が可能であり、これによりセルカバレッジを非常に簡単に達成することができます。 実際には、メモリデバイスをテストする場合、100%未満のセルカバレッジは使用できません。しかし基 本的なセル欠陥は、メモリ構成要素で最も支配的な欠陥モードではありません。構造上メモリデバイス は、複雑なメモリパターンでしか検出できない多くの欠陥タイプにつながる可能性のあるセンスアンプ および行/列デコーダを有します。メモリデバイスの一般的な欠陥モードの中には、低速書込み回復、低 速センスアンプ回復、デコーダ誤動作、リフレッシュ感度、容量結合欠陥、および低速アクセス時間が あります。特定のパターン、例えば一言ギャロッピングパターン (GALPAT)、 © Rochester Electronics LLC 8 IC コンポーネントの数

ギャロッピング対角線パターン (GALDIA)、 ギャロッピングカラムパターン(GALCOL)、シフト滑り斜めパターン (DIAPAT)、複数カラムと複数行の 交互パターン（移動反転）ギャロッピング行とギャロッピングカラムの組み合わせ(Butterfly) はパターン 依存故障を見つけるための複雑なメモリーパターンの例です。 パターン依存故障を含むほとんどの残存のメモリ故障は、各メモリセルの基本的な縮退モデル内では検 出されません。これらの欠陥は通常、パス遅延故障として識別され、これは比較すると基本セル縮退ク ラスモデルよりもはるかに大きな故障クラスです。 例: 16K x 8 の静的メモリデバイスの場合、単一縮退メモリセル欠陥よりも 8000 倍以上のパス遅延故障 があります。これはほぼ 4 桁の大きさです。以下の例では、n はアドレス指定可能なメモリ範囲のサイ ズを示します。 16K x 8 静的メモリ 縮退セル欠陥 パス遅延故障 (n • 8) 2 (2n2 + n) 131,072 1,073,774,592 © Rochester Electronics LLC 9

対象となる故障 ゼロ 1 マーチ GALPAT カラム妨害 ブロックピンポン サラウンド妨害 ライトリカバリ ウォーキングパターン アドレステスト 移動反転 行の妨害 行 GALPAT カラム GALPAT 滑り斜め チェッカー盤 R / W バッファー行 GALPAT バッファーカラム GALPAT バッファー隣接 GALPAT バッファーライトサウンド妨害 バッファーピンポン 白 弱点を見つける確率が低い 黄色 弱点を見つける可能性がある 緑 弱点を見つける可能性が高い 図 3：特定のメモリテストアルゴリズムで検出されたメモリ故障モード © Rochester Electronics LLC 10 メモリパターン セルオープン＆ショート アドレスの一意性 センスアンプの相互作用 セル妨害依存 カラム妨害依存 行妨害依存 アクセス時間 ライトリカバリ データ依存 リフレッシュ依存 静的データ保持

ヒューズ PLA / PLD デバイス： プログラム可能アレイは、3 つの主要部分から構成されています；入力デコーダ、AND アレイ（結合 項）、および OR アレイ（分離項）。これらのアレイの各交点には、ヒューズ回路の物理的構造に固有 な特定のタイプのクロスポイント故障が存在します。これらの故障はいくつかのクラスに分かれていま す。一般的な PLD 故障は：縮退ピン故障、縮退論理故障、ブローヒューズ故障、インタクトヒューズ故 障＆ファンアウト故障です。多くのヒューズデバイスでは、最大かつ最も難しい故障モデルはブローヒ ューズ故障で、これらのデバイスで最も一般的な故障タイプです。これは、デバイスの論理動作を定義 する物理領域のほとんどがヒューズアレイであるためです。ブール論理（積和、和積）を生成する性質 のために、ヒューズの大部分は望ましい回路を生成するために「ブロー」されます。ブローヒューズ故 障は、ヒューズによって作られたブローされるはずで、適切にブローされなかった故障です。 1992 年 6 月 30 日に、「電子機器のための標準的な一般要件」という軍事規格が発表されました (MIL- STD-454N)。この文書は、電子要素の要件の引用されたものであり、ヒュージブルリンクプログラマブ ル論理デバイスの内容も含まれています。この文書は、MIL-HDBK-454「電子機器の一般ガイドライン」 の発表と共に 1995 年 5 月 4 日に撤回されました。 MIL-STD-454N - 要件 64「マイクロエレクトロニクスデバイス」、4.3 章「ヒュージブルリンクデバイス」 より 「4.3ヒュージブルリンクデバイス。ヒュージブルリンクデバイス（PROMS、PAL、PLD など）がユー ザーによってプログラムされている場合、MIL-STD-883、方法 5005、グループA、サブグループ7と 9 のパラメトリックおよび機能的電気テストは、特定のプログラム構成とリンク融合の有効性を検証する ためにプログラミング後に実行されます。このテストは、ボードまたはサブシステム/システムのシミュ レーションを実行する際に100%ベースで行われます。」 この要件には非常に良い理由がありました。これらのタイプのプログラマブルデバイスの論理故障は、 これらの要素が物理的にプログラムされるまで定義されません。これらの論理故障は、エンドユーザ固 有の設計の機能であり、したがって、各エンドユーザの設計に固有のテストプログラムを必要とします。 設計者が 10 種類の PAL22V10A デバイスを使用する場合、テストプロセスは 10 種類の独自のテストプ ログラムも実装する必要があります。これらのデバイスタイプの「ブランク」デバイステストの実行は 無意味に近く、この要件が一般的なガイドラインに置き換えられたときにしばしば発生します。これは、 高品質の要件とミッションクリティカルなシステムには受け入れられません。 アナログデバイス/ミックストシグナルデバイス： 伝統的なデジタル故障モデルは、壊滅的な故障を検出するために適用された場合、アナログ回路にのみ 適用可能です。これらは、本質的にショートしているか、オープンしている欠陥です。これらの壊滅的 な故障は、アナログ要素の一般的な故障クラスではありません。より一般的なアナログ故障は、R、C、 L、Kn、および Kp であり、複雑な寄生およびトランジスタレベルのモデリングを伴います。これらの故 障は、必要なパラメータがテストされたときにデバイスが「許容範囲外」になる原因となります。離散 フーリエ変換技術がこれらの故障タイプに対して存在しますが、自動化されたテスト生成アルゴリズム は非常に複雑であり、適格なテストを生成するために非常に長いシミュレーション時間につながります。 アナログ回路の中でも最も単純なものでさえ、膨大なシミュレーション時間を必要とするため、これら の技術は主に理論的です。 © Rochester Electronics LLC 11

全数テスト技術は、ほとんどのアナログお よびミックストシグナルデバイスで最も一般的に実装されています。シンプルなアナログ回路の場合、 これは小さな機能ベクトルセットであり、デバイスのデータシートで特定されたすべての条件とパラメ ータの包括的なパラメトリックテストです。ミックストシグナルデバイスの場合、これはほとんど同じ ですが、デバイスの変換特性を測定できるアナログ波形発生器とアナログ捕捉器を含む異なるタイプの テストシステムが必要です。 全数テストは、従来のアナログおよびミックストシグナルデバイスの最良のアプローチです。 マイクロプロセッサ/マイクロコントローラ： マイクロプロセッサーとマイクロコントローラーは、高品質のテストソリューションを作成するための 最も困難なデバイスタイプの 1 つです。これらのプログラムには通常、何百万ものテストベクトルが含 まれており、故障グレーディングは非常に困難です。高品質のマイクロプロセッサテストプログラムは、 プロセッサの命令セット内のすべての可能な命令（オペコード）を実行するだけでなく、潜在的な故障 の可観測性を保証するためにデータバス全体の結果を検証する必要もあります。これは、低品質のテス トプログラムではしばしば実行されません。これはほんの始まりに過ぎず、プロセッサの論理演算とバ スの物理的性質の両方にオペコードごとの適切なオペランドとフラグカバレッジが必要です。すべての インデックスモードを検証し、PLL 動作、リセット、割り込み、その他の非同期機能をテストする必要 があります。周辺機能の回路機能（DMA、ウォッチドッグ、割り込みコントローラ、タイマなど）も含 める必要があります。これらのテストプログラムは通常、適切なテストカバレッジのためにカスタム開 発される非常に洗練されたソフトウェアツール（シミュレータ/エミュレータ）を必要とします。これは、 プロセッサがエンドユーザソフトウェアコードを動作させることが保証されなければならないため、こ れらの IC コンポーネントはほとんどのシステムにとって「ハートビート」であるため、非常に重要です。 「構造テストとは何か？」 構造テストモデルはしばしば、非動作または非機能のゲートレベルモデルと呼ばれます。構造テストは、 要素動作の機能性を決定したり、設計の機能性をテストしたりするような直接的な試みはしません。代 わりに、低レベルのビルディングブロックが正しく組み立てられていることを確認しようとします。前 提は次の通りです：低レベルのビルディングブロックが組み立てられ、正しく機能する場合、これらの ビルディングブロックから構築された論理ゲートを実装する設計も正しく機能します。 構造テストの利点は、テストジェネレーションが複雑な回路を介して指数関数的に論理状態を分解する のではなく、比較的単純な回路要素のテストに重点を置いていることです。構造テストの欠点は、この 技術がデバイス OEM や OEM の認定代理店のみが知っている内部回路の詳細な知識を必要とすることで す。 「特性評価テストとは何か？」 ほとんどの標準テストプログラムは、デバイスがテストプロセスに合格したかどうかを判断するだけで す。テストサイクルの完了時にデバイスが良品ビンまたは不良ビンのいずれかに置かれているとき、通 常「go-no-go」テストと呼ばれます。このメソッドは、どの測定値が定義された限界にどれくらい近づ いたかなど、他には何も教えてくれません。これが特性評価プロセスの全てであり、デバイスがテスト されるだけでなく、すべてのパラメータについて測定データが収集され、統計的に分析されます。この 分析は通常、中央傾向、変動、位置、プロセス能力の尺度を含み、記述統計とグラフ形式で表されます。 © Rochester Electronics LLC 12

特性評価テストが実行される場合、ほとんどのデータシートやソース管理文書で「典型的」と識別され る追加のテストも含まれている場合がありますが、通常は go-no-go 生産テストスイートの一部としては テストされません。このレベルのテストは、欠陥のあるデバイスを多くのマテリアルから分離するだけ でなく、製造プロセスの制御内にデバイスやマテリアルの多くがどのように含まれるかについての詳細 を提供します。これは、考えられる 「マーベリック」ロットを識別するための優れた手法ですが、デー タの処理が追加されているため、非常に時間がかかり高価になります。 特性評価テストには、設計パラメータ、ソースおよびシンク電流、レベルスレッショルドテストおよび エッジレート解析によって典型的かつ保証されるマージンテスト、感度プロット（シュムープロット） が含まれます。特性評価テストには、プロセス、電圧、温度（PVT）の全体的な製造コンプライアンス を保証するための設計やプロセスに固有の特別なテストも含まれます。特定の特性評価テストは本質的 に破壊的であるとみなされ、周期的性質に関する適格性テストとして使用されます。しきい値を特定す る唯一の方法が、デバイスを物理的な破壊点に押し込むことですある時、これは絶対最大定格（ABS MAX）であるケースです。 「品質と信頼性」 品質と信頼性はしばしば一緒に言及されますが、実際には全く別の問題です。両方とも、半導体デバイ スのライフサイクルにおいて非常に重要であり、デバイスの質がデバイスの信頼性に直接影響します。 品質とは、最初に使用されるときやその他の任意の時点で使用されるなどの特定の条件下において指定 された機能を実行するデバイスの評価です。品質は「スナップショット」とも呼ばれ、IC コンポーネン トの品質をいつでもテストすることができます。定義上、テストプロセスは品質のプロセスです。 デバイスの信頼性とは、指定された条件下で、指定された期間、指定された機能を実行するデバイスの 能力です。信頼性は、デバイスがアプリケーションに導入された後のデバイスの寿命と性能に関係して います。数学的には、信頼度は与えられた信頼水準での条件付き確率です。適格性計画は、部品のスト レス、加速された寿命条件、加速された環境条件を与えるために使用される車両で、その後統計モデル を供給して部品の寿命を予測し、デバイスの品質レベルの定義にも使用されます。 「テストはどのくらいすれば十分か？」 これは答えるのが難しい質問かもしれません。この質問に正しく答えるには、この文書で提示されてい る概念を完全に理解することから始めましょう。これは非常に困難なことがあり、不適切な方法を適用 すると致命的な結果を招くこともあります。ミッションクリティカルなアプリケーション（軍事、航空 宇宙、医療など）では、故障が致命的な結果につながる可能性があるため、高い「テスト品質」（高い フォールトカバレッジ）が不可欠です。 「結論」 製品のライフサイクル全体を通じて、各プロセスの完了時に包括的なテストと検証を行い、特定の製品 の修理および市場投入までの時間を短縮する必要があります。エラーが見つけられずに次のプロセスに 移動されるたびにコストがかかり、修正に時間がかかります。各プロセスで故障を検出する能力につい ても同様です。要素レベルで故障が検出されず、PCB 上の他の要素に影響を与える場合、PCB テストフ ォールトカバレッジは大幅に低減されます。 © Rochester Electronics LLC 13

今日の IC チップに適した適切な故障モデル、手法、実装技術、テスト設備を選択することは、容易に理 解することができるものではありません。これは、システム設計、主に高い信頼性やミッションクリテ ィカルなアプリケーションには不適切な、テスト品質の低下につながる可能性があります。 「ロチェスター技術駆動型テストアプローチ」は、製品の機能、プロセス、技術、または市場セグメン トのアプリケーションに関係なく、自社のテスト施設でテストした全ての IC コンポーネントの適切なテ ストカバレッジが実装されることを保証します。テストプログラムは、お客様とそのシステムが必要と する IC コンポーネントに必要な品質レベルを提供するように開発および修正をされています。このアプ ローチは、ほとんどの企業がテストソリューションの質を監査したり、評価したりすることはめったに ないと考えている状況において非常に重要です。これはテストの無形の性質と相まって、第三者の多く のテストラボでは、軍用アプリケーションでの使用のために COTS デバイスをアップスクリーンするた めの低品質のテストソリューションを使用できます。これらのミッションクリティカルなアプリケーシ ョンは、故障が発生した要素を修復するのに非常にコストがかかり、悪い場合には設計どおりに実行で きないと致命的な結果になる可能性があります。 エドワーズ・デミングの品質に関する言葉には次のようなものがあります：「品質のために巨額の金を 割り当てただけでは、品質はもたらされない」と 「あなたは品質をインストールする訳ではありません。 あなたはそれに取り組み始めるのです 」。この文書が扇動することを意図した観点で、テストのプロセ スに質を組み込むため、技術的に適用可能なすべての方法を用いて、最高のエンジニアリング知識を適 用する必要があります。 これが「テストの品質」です。 © Rochester Electronics LLC 14