FPGA開発統合環境 Active-HDL

FPGA向けの設計とシミュレーションの統合環境 HDL デザイン作成 高速シミュレーション 入力パターン作成 • シングルカーネルアーキテクチャ • VHDL、Verilog、EDIF、 • グラフィカルエディタ SystemVerilog(design) 混在 （ブロック／ステート） • SVA、PSL、OVA アサーション • IP コア生成 • SystemC 協調シミュレーション • テンプレート生成 • MATLAB/Simulink インタフェース • グラフィック変換機能 • Xilinx SecureIPサポート • 波形からのテストベンチ生成 • PLI、VPI、VHPI、DPI インタフェース • 波形エディタ 高機能デバッグ • 波形比較機能 • コード／ トグルカバレッジ • 波形イベントからソースへのリンク • グラフィカルプローブ機能 • Memory ウィンドウ • 高機能データフローウィンドウ • C デバッグモード • ポストシミュレーションデバッグ・モード ◼ブロック・ダイアグラムやステートマシン・エディタが付属 さらにHDL コードからグラフィカルへの変更が可能、コード解析や仕様書 作成に便利 ◼混在言語対応シミュレータ (VHDL, VerilogおよびSystemVerilog (design)) ◼Xilinx Vivado/ISE、Intel(Altera) Quartus といったFPGA 開発ツール、 および論理合成ツールとの統合が可能 ◼MATLAB/Simulink インタ下フェースを搭載 ◼最新のHDL標準暗号化 IPをサポート ◼チームベースのデザイン管理機能を提供 ◼デザインドキュメントをHTMLやPDFで 自動生成、すぐにデザインを共有可能 ◼Windows 32/64bit をサポート ◼Spec-TRACER とシームレスに統合 アルデック・ジャパン株式会社 東京都新宿区西新宿3-3-13 西新宿水間ビル 6F 03-6693-4146 sales-jp@aldec.com http://www.aldec.com/jp